الوصف
خلاصة :
تدفع الحاجة إلى المحولات ذات الطاقة المنخفضة للغاية ، والمحولات التناظرية إلى الرقمية عالية السرعة ، وذات الطاقة المنخفضة للغاية ، نحو استخدام المقارنات الديناميكية المتجددة لزيادة السرعة وكفاءة الطاقة إلى أقصى حد. في هذه الورقة ، سيتم تقديم تحليل لتأخير المقارنات الديناميكية واشتقاق التعبيرات التحليلية. من التعبيرات التحليلية ، يمكن للمصممين الحصول على حدس حول المساهمين الرئيسيين في تأخير المقارنة واستكشاف المفاضلات بشكل كامل في تصميم المقارنة الديناميكي. بناءً على التحليل المقدم ، تم اقتراح مقارن ديناميكي جديد ، حيث يتم تعديل دائرة المقارنة التقليدية المزدوجة الذيل من أجل التشغيل المنخفض الطاقة والسريع حتى في الفولتية الصغيرة للإمداد. بدون تعقيد التصميم وإضافة عدد قليل من الترانزستورات ، يتم تعزيز ردود الفعل الإيجابية أثناء التجديد ، مما يؤدي إلى تقليل وقت التأخير بشكل ملحوظ. نتائج محاكاة ما بعد التخطيط في تقنية CMOS 0.18 ميكرومتر تؤكد نتائج التحليل. يتضح أنه في المقارنة الديناميكية المقترحة يتم تقليل كل من استهلاك الطاقة ووقت التأخير بشكل كبير. يمكن زيادة الحد الأقصى لتردد الساعة للمقارن المقترح إلى 2.5 و 1.1 جيجاهرتز عند جهد إمداد يبلغ 1.2 و 0.6 فولت ، بينما يستهلك 1.4 ميغاواط و 153 ميغاواط ، على التوالي. الانحراف المعياري للإزاحة المشار إليها هو 7.8 مللي فولت عند تزويد 1.2 فولت.
references :
Babayan-Mashhadi, Samaneh, and Reza Lotfi. “Analysis and design of a low-voltage low-power double-tail comparator.” IEEE Transactions on very large scale integration (VLSI) systems 22.2 (2014): 343-352.
المراجعات
لا توجد مراجعات بعد.